记录-逻辑电路复位同步

类型：

同步复位（复位进入易受时钟影响）

异步复位（复位释放时，应避开亚稳态区间，满足setup和hold，面积较大，一版数据通路可以不要复位的触发器降低单元面积）

异步复位同步释放（对复位信号进行处理后，既保证复位进入立即产生，也保证后续单元可以异步复位），电路如下：

当复位信号rst_async_n有效时，第一个D触发器的输出是低电平，第二个D触发器的输出rst_sync_n也为低电平，此时驱动后级方框中的异步复位端口有效，其输出被复位。复位撤销时，rst_async_n经过两级触发器同步后得到的rst_sync_n是与时钟同步的，从而可以实现复位的同步撤销。假设rst_async_n在clk的上升沿时撤除，那么第一个大黄框中的第一级触发器处于亚稳态，但是由于两级触发器的同步作用，第二级触发器的输入为clk到来前第一级触发器的输出，即为低电平。因此，此时第二级触发器的输出一定是稳定的低电平，方框左中触发器此时还处于复位状态。在第二个clk到来时，第一级触发器的输出已经是稳定的高电平了，故rst_sync_n已经是稳定的高电平，此时复位释放,也就是同步释放。

实践经验

1. 采用3级同步器减少亚稳定发生概率（7nm，5nm时钟频率一般在1GHz左右会采用3级同步器）

2. 一般设计会采用定制模块实现，保证3级寄存器的上一级Q端和下一级D端延时很小

同步复位打拍：

1. 采用多级寄存器同步打拍，便于时序收敛，布局布线以及增加驱动能力

2. 采用多级寄存器打拍，还能便于芯片整理复位平衡的