P43第二章
数据路径并行策略 全并行、全串行、半并行
P47 第三章 时序问题和解决方法
锁存器的时序分析，工具做不到，需要设计者手工分析
存储器中SRAM可以直接做到ASIC里面（CMOS工艺）而DRAM不行
P55 作者是不是把sensor翻译成 成像器
成像器向ASIC输入被处理数据
片外异步SRAM写操作波形 图3.14在P54， 解释在P58，双向驱动总线，所以DATAIN DATAOUT都画出来了
P62
时序违例的电路将不能正确工作，需要采取适当的方法解决。
倘若同步电路发生建立、保持时间违例，则可以尝试采用以下途径进行优化：
(1）优化组合逻辑，减小组合电路延时，可以采用并行case、减少迭代的if…else语句等：
(2）对于长延时运算电路，插入流水线（需要分析数据相关性）;
(3）在满足数据通过率的前提下，将该路径设置为多周期路径；
(4）延长时钟周期；
(5）优化时钟树，减小时钟偏差。
一般来说，保持时间违例问题不需要前端设计解决，物理设计环节插入时钟树后，保持时间违例