问题描述
在使用自顶向下的方法在 verilog 中设计电路时，我可以从电路的行为开始，然后定义每个模块中的细节，以构建可综合的结构电路.但是我怎么知道我的代码是否可以合成呢?是否有任何可遵循的指南来支持 verilog 中的综合?
In designing a circuit in verilog using top-down method, I can start from the behavior of a circuit followed by defining the details in every module to construct a structural circuit that is synthesizable.But how can I know if my code is synthesizable?Are there any guidelines to follow to support synthesis in verilog?
推荐答案
有一个标准"，IEEE 1364.1 但正如 Martin 指出的那样，每个工具都支持它想要的任何东西.如果您需要免费资源，我推荐 Xilinx XST 用户指南.
There is a 'standard', IEEE 1364.1 but as Martin pointed out each tool supports whatever it wants. I recommend the Xilinx XST User Guide if you need a free resource.
此外，结构化 verilog 通常意味着您正在创建接近网表的描述，并且在这种情况下您将使用的结构是可综合结构的一小部分.
Also, structural verilog typically means you are creating description close to a netlist and the constructs you would use in this case are a small subset of those that are synthesizable.
这篇关于我怎么知道我的代码是否可合成?[Verilog]的文章就介绍到这了，希望我们推荐的答案对大家有所帮助，也希望大家多多支持！